1.编译正确，模拟中出现以下错误：fatal _ error fuse . CPP $ ID:fuse . CPP，v 1.35 2007/11/07 2147 sonals Exp $ -链接失败设计过程将终止。对于这个问题的技术支持，请在http://www.xilinx.com/support.解决方案：关闭所有与ise相关的项目打开一个web案例。exe进程，包括testbench.exe，然后打开模拟。
2.我可以正确打开ISE项目，但是无法打开对应的文件资源。双击文件，文件编辑区会一直显示“1”。怎么解决？问题原因：将项目名称改为汉字或存储在汉字目录中。解决方案：存储项目的所有文件夹名称都应该用英文命名。总之汉字不应该出现在ISE里。即使节目中出现中文评论，节目也会时不时出现乱码。
3.在项目管理区，右键选择新建资源，但是在弹出的向导框中没有IP core选项。解决方案之一：检查项目中选择的器件是否为FPGA系列，如下图：
选择xc3s400a-4fg400项目(非其他选项)，右键选择properities，然后从系列中检查所选设备的系列、设备、封装和速度，如下图所示：
检查完毕后点击确定。
4.IP核构建成功后，如果要调用IP核，必须在资源管理区将item的source后面的选项改为Implementation，这样就可以看到IP核的代码，在行为模拟下是看不到的。
5.在新的IP核被创建之后，IP核在顶层文件中被实例化，但是它不显示IP被包括在内。怎么解决？重建IP核，好的。
6.模拟中出现以下错误：“错误615”k:/IP0 _ k . 14/env/databases/IP/export/RTF/Verilog/src/Xilinx Corelib/BLK _ MEM _ GEN _ V2 _ 7。v”行497。为文件标识符提供的参数不正确。v文件，添加相应的。vhd，照大姐说的做，还是提示上面的错误，然后点击项目——“清理项目Fles”重新模拟，哎。
7.写了一段代码后，最好保存，不然死了代码就没了。
8.不要按“插入”键，否则输入光标会变成一条水平线，不方便输入代码。
9.结构向导：在添加ip核的向导界面中，如果一个ip核变灰，说明你正在使用的设备不支持该IP核，你可以独立拥有该IP核，那么界面上会出现“你当前的部分不支持该核”。如果您想知道哪些设备支持IP核心，请单击此句旁边的“支持的系列…”如下所示：
10.调试ISE遇到的问题：(来自UART项目)添加dcm时钟ip核后，程序在行为模拟和综合语法检查上是正确的，但综合结果的错误是系统的输入时钟CP连接了一个输入缓冲区和多个元素，其中输入缓冲区是被调用DCM核的时钟输入缓冲区，其他元素是在CP时钟边沿下赋值的变量，如下：Always @ (Posedge CP或Negedge rst。rst _ n)MCU _ data _ r “=8 ' d0；else if(！rd _ cmd)if(MCU _ addr==3 ' D2)MCU _ data _ r “=rx _ buf；else MCU _ data _ r"=MCU _ data _ r；else MCU _ data _ r"=MCU _ data _ r；元素为MCU _ data _ r [0]至MCU _ data _ r [7]，解决方案如下：生成一个IP核时，第一页：将CLKIN Source改为Internal，不要选择rst和LOCKED，只选择CLKFX第二页：选择第一项，其他不变。
11.在试用版ise许可证下，将不会生成比特流文件，也就是说，不能执行生成编程文件。您可以在“管理Xilinx许可证”对话框中将许可证更改为“本地许可证”。
12.如何正确的将下载线插入PCB板中的引脚？下载器旁边有两个插座。一个插座有两排插脚，另一个只有一排。下载器上排列了两个插座中管脚的信号名，我们可以通过这个信号名插入到PCB的管脚上对应的网络号中。
13.将需要显示的信号添加到模拟器后，下次就不会显示这些信号了。我该怎么办？解决方法：最后一次模拟完成后，关闭“是”点保存。下次打开模拟器后，点击打开文件，添加上次保存的模拟文件进行模拟。
14.如何设置差分对？打开ise菜单编辑，在下拉菜单中打开语言模板，打开UCF选项，进入FPGA选项，进入I/O选项，点击差异，将模板代码复制到ise项目的UCF文件中。
15.关于真双口真双口RAM1建立一个IP核时，如果深度设为n，地址范围为0到n-1；2当没有输入时钟信号或使能信号时，输出端的输出不是高阻态，而是低电平；3 A口和B口共用一个空间，即如果A的位宽设为16，B的位宽设为8，则A口的输出位宽为16，而B口的输出位宽为8，相当于并串转换。可以和简单的双口4相比。只要ENA开启，输出端口随时都有数据，所以可以设置一个信号来指示输出数据何时有效。
16.关于chipscope分析仪
在匹配区，在值栏设置触发条件，采集结果为：采集的第一个数据是触发条件设置的值，该值最右边的值对应CH0。你可以把光标放在对应的X上，这个X代表的信号通道就会显示在光标上。在捕获区域，触发位置由“位置”文本框决定，有效值范围从1到每个捕获缓冲区的深度减1。触发位置可以设置在捕获窗口的起点(即先触发，后采样)，也可以设置在捕获窗口的末端(即采集数据，直到触发事件发生)，也可以设置在两者之间的任意位置，最好是中间，选择起始端时容易不可见。捕获时，使用应用触发器和捕获，而不是“！”捕捉
17.FPGA设计中的部分工艺综合、时序约束/planahead/chipscope内核插入器、布局和布线实现、chipscope分析器。
18.ise工具中学科约束打不开planahead怎么办？
首先选择项目的顶层模块，双击上图中的第二个选项，即I/O引脚规划-预综合，会在项目文件夹中生成planahead run文件夹；如果没有生成，双击第一个选项再双击第二个选项，正常情况下可以生成；然后在桌面打开planahead，选择打开项目，打开对应项目文件夹下的planahead运行文件夹，选择planahead项目文件图标；打开后，菜单栏和工具栏如下图所示，无pin约束；双击下图右侧项目管理器选项框中的详细项目。刀具分析后，将出现销约束。在下面的工具栏中，最后一项项目管理将变成I/O规划。如果出现，您可以通过其下拉框选择它。
19.Xilinx软件遇到问题，一般遇到奇怪的问题怎么办？例如，当使用chip scope core inserter插入内核时，会出现以下错误：失败。icon _ pro的Coreutil-xst失败。错误insim中没有写访问权限-生成期间发现错误。SIM-无法生成“icon _ pro”。在生成过程中发现错误。sim:877 -在执行IP ' icon(ChipScope Pro-See CoreGen Log G:my work sdramprojectsdramprojectsdram \ _ ngocs _ icon _ procoregen . Log可能生成icon _ pro.ngc例如，在创建新的IP核心时出现以下错误：
解决方案之一：重新清空项目或重新构建项目。
20.ISE下载中遇到的问题
NFO583 - '1 '从设备读取的idcode与bsdl文件中的idcode不匹配。
INFO1578 - '1 '设备id代码：000000110111100101110011011110100
info 1579-“1”:预期的id代码：0000001000001000000100000010010011
PROGRESS_END - End操作。
解决方法：下载行顺序不对，所以改下载行。
此错误没有固定的解决方案。这取决于你得到的idcode。
例如，如果你读出的是：0000111111111111111111111111111
这是一个典型的你没有正确初始化整个JTAG链的例子。链中的一些器件(例如一些非Xilinx器件)未被正确旁路。您可以自动初始化链，也可以将bsdl文件分配给第三方部件。
如果读出的idcode与预期值只有一两位差异，这主要是SI问题。降低电缆的工作频率会有所帮助。
不要修改bsdl文件！
21.在顶层模块中实例化该模块，然后添加资源时，右键会出现添加资源和添加资源副本，一般使用前者，如果有错误则使用后者。
22.用chipscope调试时，如果你要加的多位宽寄存器信号只有一位，或者没有，说明该寄存器不是合成时生成的。
您可以检查顶部模块中模块之间传输的信号位宽是否正确。
23.项目中修改的模块名不能修改。rtl文件夹下的v文件名。注意区别。
24.使用JTAG端口为flash编写程序。
在流程窗口中点击配置目标设备，运行后弹出impact界面。在其流窗口中，双击创建prom文件，如下所示：
图1
然后将出现以下对话框：
图二
在步骤1中选择上面的阴影选项，然后点击右边的箭头进入步骤2，如下图：
图3
根据你的flash的大小，选择下拉框的容量，然后点击添加存储设备，然后点击右边的箭头进入步骤3，如下所示：
图4
在输出文件名中输入想要的文件名，在位置中选择输出文件的存储位置，最后在整个对话框中点击确定。
点击上面的“确定”后，会弹出一个新的对话框，如下图：
图5
单击确定，选择。bit文件，添加成功后会弹出如下对话框：
图6
点击否，弹出如下对话框：
图7
点击确定返回影响界面，在界面的流程区双击生成文件，弹出。将成功生成mcs文件！如下
图八
成功生成后，后续操作与JTAG调试操作一致！不同之处在于，在添加。位文件，您需要添加先前生成的。mcs文件，最后右击spi器件进行编程，而JTAG调试操作则是右击FPGA器件进行编程。
注1:在图2中，您可以根据PCB上实际使用的PROM设备来选择配置设备。在这个例子中，我们使用SPI flash，当然我们也可以使用Xilinx flash生成相应的。MCS和其他编程文件。
注意2:就像在JTAG调试模式下下载一样，先初始化链。如果FPGA设备和相应的闪存设备被扫描并且仅。mcs文件可用，可以用impact直接编程FLASH。同时，可以为设备和闪存配置JTAG配置端口。
注3:模式配置引脚M2、M1和M0在任何配置下都可以采用JTAG模式，即模式直接配置FPGA，不使用PROM器件，掉电丢失。然而，当配置为101时，只能采用JTAG模式。主串配置模式为000，从串配置模式为111。
注4:主要模式是FPGA控制整个配置过程。从机模式需要外部主智能终端(如处理器、微控制器或DSP)将数据下载到FPGA中。
25.模拟器ISIM的信号转换
当你想在模拟窗口中以无符号十进制显示每个信号时，操作模式如下：
在左边的窗口中，使用shift选择所有信号，按住shift，单击鼠标右键，选择decimal，然后选择unsigned decimal。
26.通过ise10.1的SPI配置方法
如果D盘的xilinx文件夹中已经安装了13.1，那么就把10.1的安装文件放在这个目录下。
打开下面的D:Xilinx10.1ISEin t，有两个冲击图标，打开可用的那个(一般是较大的那个)。
打开impact，弹出如下对话框。
单击取消，然后单击左上角的直接SPI配置：
右键单击右侧的空白区域，如下所示：
单击添加SPI器件并选择。用于配置FPGA的MCS文件。
最后，右键单击设备图标，然后单击PROM。
注意：燃烧时在跳帽上跳，燃烧后取下跳帽。
27.ise模拟器：isim (0.4d)如果模拟包含ram、sdram等内存，可以在模拟器右侧的内存项中看到读写数据。
值得注意的是，内存中一行的数字表示的不是该行，而是该行开头的数字是所有数字的数据。
