伊恩柯林斯
摘要：
锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路到高性能无线电通信链路的本地振荡器(LO ),以及矢量网络分析仪(VNA)中的超快速开关频率合成器。本文将参考上述应用介绍PLL电路的一些构建模块，以指导器件的选择和每个不同应用内的权衡，对新手和PLL专家都有帮助。在本文中，我们指的是ADI s ADF4xxx和HMCxxx系列PLL和VCO，并使用ADIsimPLL(ADI 的内部PLL电路模拟器)来演示不同的电路性能参数。
基本配置：时钟净化电路
PLL最基本的配置是将参考信号(FREF)的相位与可调反馈信号(RFIN) F0的相位进行比较，如图1所示。图2示出了在频域中工作的负反馈控制环路。当比较结果处于稳定状态时，即输出频率和相位与误差检测器的输入频率和相位匹配时，我们说PLL被锁定。在本文中，我们只考虑ADI公司实现的经典数字PLL架构。s ADF4xxx系列PLL。
该电路的第一个基本元件是频率和相位检测器(PFD)。PFD将REFIN的频率和相位输入与RFIN的频率和相位反馈进行比较。ADF4002是一款PLL，可以配置为独立的PFD(反馈分频器N=1)。因此，它可以与高质量的压控晶体振荡器(VCXO)和窄低通滤波器配合使用，以净化高噪声的REFIN时钟。
图一。PLL的基本配置
图二。2的基本配置。锁相环路
频率相位检测器
图3。频率和相位检测器
图3中的鉴频器将IN端的FREF输入与AND -IN端的反馈信号进行比较。它使用两个D触发器和一个延迟元件。一个Q输出使能正电流源，另一个Q输出使能负电流源。这些电流源被称为电荷泵。有关PFD操作的更多信息，请参见高频接收机和发射机的锁相环。
在这种架构下，较低的IN端的输入频率高于-IN端的输入频率(图4)，电荷泵的输出将推高电流，这将在集成到PLL低通滤波器后提高VCO的调谐电压。这样，输入频率将随着VCO频率的增加而增加，两个PFD输入将最终收敛或锁定到同一频率(图5)。如果-IN频率高于IN频率，则会发生相反的情况。
图4。PFD相位失调和频率解锁
图5。频率和相位检测器，频率和相位锁定
回到需要提纯的高噪声时钟的原始示例，时钟、自由振荡VCXO和闭环PLL的相位噪声曲线可以在ADIsimPLL中建模。
图6。基准噪声
图7。自由运行VCXO
图8。总PLL噪声
从所示的ADIsimPLL曲线可以看出，REFIN(图6)的高相位噪声被低通滤波器滤除。PLL和PFD电路基准电压源产生的所有带内噪声都被低通滤波器滤除，只有环路带宽之外的VCXO噪声(图7)要低得多(图8)。当输出频率等于输入频率时，PLL配置最简单。这个PLL被称为时钟清理PLL。对于这种时钟清理应用，建议使用窄带(1kHz)低通滤波器。
高频整数N分频架构
要产生一系列更高的频率，应该使用VCO，其调谐范围比VCXO更宽。这通常用于跳频或扩频跳频(FHSS)应用。在这种PLL中，输出是参考频率的许多倍。压控振荡器包含可变调谐元件，如变容二极管，其电容随输入电压变化，形成可调谐振电路，可以产生一系列频率(图9)。锁相环可以看作是这个压控振荡器的控制系统。
反馈分频器用于将VCO频率分频为PFD频率，从而允许PLL产生PFD频率倍数的输出频率。分频器也可以用于参考路径，因此可以使用高于PFD频率的参考频率。阿迪ADF4108就是这样一个PLL。PLL是电路中需要考虑的第二个基本元件。
图9。压控振荡器
PLL的关键性能参数是相位噪声、频率合成中不需要的副产品或杂散频率(简称杂散)。对于整数N分频PLL，杂散频率由PFD频率产生。来自电荷泵的漏电流将调制VCO的调谐端口。低通滤波器可以降低这种影响，带宽越窄，对杂散频率的过滤越强。理想的信号音信号没有噪声或额外的杂散频率(图10)，但在实际应用中，相位噪声像裙边一样出现在载波边缘，如图11所示。单边带相位噪声是指在1 Hz带宽内，相对于载波的噪声功率。
图10。理想LO频谱
图11。单边带相位噪声
整数和小数N分频器
在窄带应用中，通道间隔非常窄(通常为5MHz)，反馈计数器N非常高。通过使用一个双模P/P 1预分频器，如图12所示，可以用一个小电路获得一个高N值，N值可以用公式N=PB A计算；以8/9预分频器和N值为90为例，计算出的B值为11，A值为2。对于1或2个周期，双模预分频器将除以9。对于剩余的(B-A)或9个周期，它将除以8，如表1所示。预分频器一般采用较高频率的电路技术设计，如双极发射极耦合逻辑(ECL)电路，而A和B计数器可以接受该预分频器较低频率的输出，它们可以采用低速CMOS电路制造，以减小电路面积和功耗。ADF4002等低频净化PLL消除了预分频器。
图12。带双模N计数器的PLL
带内(PLL环路滤波器带宽内)相位噪声直接受N值影响，带内噪声增加20log(N)。因此，对于高N值的窄带应用，带内噪声主要由高N值决定。通过使用小数N频率合成器(如ADF4159或HMC704)，可以实现N值低得多但分辨率仍然很高的系统。这样，带内相位噪声可以大大降低。图13至16示出了实现原理。在这些示例中，两个PLL用于产生适合5G系统本振(LO)的7.4 GHz至7.6 GHz频率，通道分辨率为1 MHz。ADF4108用于整数n分频配置(图13)，HMC704用于小数n分频配置。HMC704(图14)可以使用50 MHz PFD频率，这将降低N值，从而降低带内噪声，同时仍支持1 MHz(或更低)的频率步进。性能可以提高15 dB(偏移频率为8 kHz)(图15与图16进行了比较)。然而，ADF4108必须使用1 MHz PFD才能实现相同的分辨率。
必须注意小数N分频PLL，以确保杂散不会降低系统性能。对于HMC704等PLL，整数边界杂散(当n值的小数部分接近0或1时产生，例如147.98或148.02非常接近整数值148)最需要注意。解决方案是缓冲VCO输出至RF输入，和/或仔细规划频率并改变REFIN，以避免频率容易出现问题。
图13。整数N分频锁相环
图14。小数N分频PLL
图15。整数N分频PLL带内相位噪声
图16。小数N分频PLL带内相位噪声
对于大多数PLL，带内噪声高度依赖于n值和PFD频率。品质因数(FOM)通过从带内相位噪声测量结果的平坦部分减去20log(N)和10log(FPFD)获得。选择PLL的常用指标是FOM比较。影响带内噪声的另一个因素是1/f噪声，它取决于器件的输出频率。FOM和1/f噪声的贡献与参考噪声一起决定PLL系统的带内噪声。
用于5G通信的窄带LO
对于通信系统，从PLL的角度来看，主要指标是误差矢量幅度(EVM)和VCO阻塞。考虑到一系列失调的噪声贡献，EVM在范围上类似于积分相位噪声。对于前面列出的5G系统，集成限制非常宽，从1 kHz开始，持续到100 MHz。EVM可视为理想调制信号相对于理想点的性能下降百分比(图17)。类似地，积分相位噪声将对相对于载波的不同失调处的噪声功率进行积分，这意味着EVM、积分相位噪声、均方根相位误差和抖动可以通过配置来计算。现代信号源分析仪也将包含这些值(图18)，可以通过按一个按钮获得。随着调制方案中密度的增加，EVM变得非常重要。对于16-QAM，根据ETSI规范3GPP TS 36.104，EVM的最小要求是12.5%。对于64-QAM，这个要求是8%。然而，由于EVM包括各种其他非理想参数(由功率放大器失真和不需要的混频产物引起)，因此积分噪声通常有单独的定义(以dBc为单位)。
图17。相位误差的可视化
图18。信号源分析仪图
VCO阻塞规格在需要考虑强发射存在的蜂窝系统中非常重要。如果接收机信号很弱，VCO噪声太高，附近的发射机信号可能会向下混频，淹没目标信号(图19)。图19展示了如果接收机VCO的噪声非常高，当附近的发射机(相距800 kHz)以-25 dBm的功率发射时，如何淹没-101 dBm的目标信号。这些规范构成了无线通信标准的一部分。阻塞直接影响VCO的性能要求。
图19。VCO噪声阻断
压控振荡器
我们电路中要考虑的下一个PLL电路元件是压控振荡器。对于VCO，相位噪声、频率覆盖范围和功耗之间的权衡非常重要。振荡器的品质因数(Q)越高，VCO相位噪声越低。但是，高Q电路的频率范围较窄。提高电源电压也会降低相位噪声。在阿迪 VCO系列，HMC507覆盖6650 MHz至7650 MHz，100 kHz时的VCO噪声约为-115 dBc/Hz。相比之下，HMC586覆盖4000 MHz至8000 MHz的所有八度音阶，但其相位噪声为-100 dBc/Hz。为了使该VCO的相位噪声最小，一种策略是增加调谐电压VTUNE的范围(高达20 V或更高)。这会增加PLL电路的复杂度，因为大部分PLL电荷泵只能调谐到5 V，所以采用运算放大器组成的有源滤波器来提高PLL电路的调谐电压。
多频段集成PLL和VCO
在不降低VCO相位噪声性能的情况下扩展频率覆盖范围的另一种策略是使用多频带VCO，其中重叠的频率范围用于覆盖一个倍频程频率范围，较低的频率可以由VCO输出端的分频器产生。ADF4356就是这样一款器件，它使用四个主VCO内核，每个内核具有256个重叠频率范围。该器件使用内部基准电压源和反馈分频器来选择合适的VCO频段，这一过程称为VCO频段选择或自动校准。
多频段VCO的宽调谐范围使其适合宽带仪器，并且可以产生宽范围的频率。此外，39位小数N分频分辨率使其成为精密频率应用的理想选择。在矢量网络分析仪等仪器中，超快的切换速度非常重要。这可以通过使用非常宽的低通滤波器带宽来实现，该带宽可以非常快地调谐到最终频率。在这些应用中，可以通过使用查找表(直接写入每个频率的频率值)绕过自动频率校准程序，或者可以使用真正的单核宽带VCO，如HMC733，其复杂度较低。
对于PLL电路，低通滤波器的带宽对系统建立时间有直接影响。低通滤波器是电路中的最后一个元件。如果建立时间至关重要，则应将环路带宽提高至最大允许带宽，以实现稳定锁定并满足相位噪声和杂散频率目标。通信链路中的窄带要求意味着，当使用HMC507时，为了将积分噪声降至最低(30 kHz至100 MHz之间)，低通滤波器的最佳带宽约为207 kHz(图20)。这将产生约-51 dBc的积分噪声，可以在约51s内实现频率锁定，误差范围为1 kHz(图22)。
相比之下，宽带HMC586(覆盖4 GHz至8 GHz)可实现最佳均方根相位噪声，带宽更宽，接近300 kHz的带宽(图21)，积分噪声为-44 dBc。然而，它可以在不到27s的时间内实现相同精度的频率锁定(图23)。为了在应用中达到最佳效果，正确的器件选择和外围电路设计非常重要。
图20。相位噪声HMC704加HMC507
图21。相位噪声HMC704加HMC586
图22。频率设置：HMC704加HMC507
图23。HMC704加HMC586
低抖动时钟
对于高速数模转换器(DAC)和高速模数转换器(ADC ),干净且低抖动的采样时钟是必不可少的构建模块。为了将带内噪声降至最低，应选择较低的n值；但是，为了将杂散噪声降至最低，最好选择整数n值。时钟通常是固定频率，因此可以选择该频率，以确保REFIN频率恰好是输入频率的整数倍。这可以确保PLL频带中的最低噪声。选择VCO(集成或不集成)时，确保其噪声对于应用足够低，特别要注意宽带噪声。然后，需要小心放置低通滤波器，以确保带内PLL噪声与VCO噪声相交——。这确保了最低的均方根抖动。相位裕量为60的低通滤波器可以确保滤波器的最低峰值，从而将抖动降至最低。这样，低抖动时钟介于本文讨论的第一个电路的时钟清理应用和最后一个电路的快速开关能力之间。
对于时钟电路，时钟的均方根抖动是关键的性能参数。这可以通过ADIsimPLL估计，也可以通过信号源分析仪测量。对于ADF5356等高性能PLL器件，相对较宽的低通滤波器带宽(132 kHz)与温克塞尔OCXO等超低REFIN源相结合，允许用户设计均方根抖动小于90 fs的时钟(图26)。PLL滤波器带宽(LBW)的位置表明，如果降低太多，当失调较小时，VCO噪声将开始占主导地位(图24)，带内PLL噪声实际上将降低；如果增加太多，带内噪声将在失调处占主导地位，VCO噪声将显著降低(图25)。
图24。LBW=10 kHz，331 fs抖动
图25。LBW=500 kHz，111 fs抖动
图26。LBW=132 kHz，83 fs抖动
参考
伊恩柯林斯."适合无线应用的集成PLL和VCO。"无线电电子学，2
迈克柯廷和保罗欧布莱恩。"用于高频接收机和发射机的锁相环。"055-79000，1999年第33卷。
伊恩柯林斯
伊恩科林斯[ian.collins@analog.com]毕业于爱尔兰科克大学，获得电子电气工程学位。自2000年以来，他一直在ADI公司的RF和微波部门工作。目前担任微波频率产生部应用经理，主要负责锁相环(PLL)和压控振荡器(VCO)产品的工作。当他不工作或与家人在一起时，Ian喜欢摄影和戏剧(无论是在舞台上还是在舞台下)，阅读和听音乐。
