在数字电路中，移位寄存器(英文：shift register)是一种基于触发的器件，工作在几个相同的时间脉冲下。数据以并行或串行方式输入器件，然后每个时间脉冲依次左移或右移一位，然后在输出端输出。这个移位寄存器是一维的，其实还有多维的移位寄存器，就是输入输出数据本身就是一些列。实现这种多维移位寄存器的方式可以是并联几个位数相同的移位寄存器。
移位寄存器中的数据可以在移位脉冲的作用下依次向右或向左逐位移位，数据可以并行输入输出，串行输入输出，并行输入串行输出，串行输入并行输出，非常灵活，应用广泛。
移位寄存器的工作原理_4移位寄存器的工作原理_4位双向移位寄存器74LS194逻辑电路及图形符号-移位寄存器的原理移位寄存器不仅能寄存数据，还能使其中的数据在时钟信号的作用下依次左移或右移。四位移位寄存器的原理图如图所示。F0，F1、F2、F3是四个边沿触发的D触发器，每个触发器的输出Q接右触发器的输入D。因为从时钟信号CP的上升沿到输出端新状态的稳定建立有一个延迟时间，所以当时钟信号同时施加到四个触发器时，每个触发器接收左触发器中的原始数据(F0接收的输入数据D1)。寄存器中的数据顺序右移一位。
移位寄存器的工作原理_4移位寄存器的工作原理_4位双向移位寄存器74LS194逻辑电路和图形符号——由JK触发器组成的4位移位寄存器工作原理移位寄存器不仅具有存储数字的功能，还具有移位的功能。所谓移位，就是每来一个移位位脉冲(时钟脉冲)，触发器的状态就向右或向左移动一位，也就是说寄存的数字码在移位脉冲的控制下可以依次移位。移位寄存器广泛应用于计算机中。
图1显示了一个由JK触发器组成的4位移位寄存器。将其接入一个D触发器，数字从D端输入。设寄存的二进制数为1011，按照移位脉冲(即时钟脉冲)的工作节拍从高到低依次送到D端。工作之初就清除。首先，当第一个移位脉冲的下降沿到来时，触发器翻转，其他保持0状态。然后，当第二个移位脉冲的下降沿到来时，总和同时反转。由于的J端为1，而的J端为0，因此总和仍为0。随后的过程如表1所示。移位一次，存储一个新数，直到第四个脉冲的下降沿到来，存储结束。此时，可以从四个触发器的Q端获得并行数字输出。
图1由JK触发器组成的4位移位寄存器
表1移位寄存器状态表
移位寄存器的工作原理_4移位寄存器的工作原理_4位双向移位寄存器74LS194逻辑电路和图形符号-D触发器组成的4位双向移位寄存器_4位双向移位寄存器74LS194逻辑电路和图形符号移位寄存器不仅可以寄存数字，还可以在移位脉冲的作用下将寄存器中的数字按要求向左或向右移动。移位寄存器也是广泛应用于数字系统和计算机中的基本逻辑元件。
图1所示电路是一个4位移位寄存器，由edge D触发器组成。
从图1可以看出，输入信号由第一个D触发器FF0的输入端接收，其它触发器的输入端与前一个触发器的输出端连接。每个触发器的时钟脉冲控制端连接同一个时钟脉冲CP信号，所以每个触发器的触发时间都是相同的，就是CP脉冲的上升沿。
以4位二进制码1101为例，下面将解释图1所示的移位寄存器的注册过程。
二进制码1101以串行方式从串行输入端DI顺序输入。设每个触发器的初始状态为零，即Q3Q2Q1Q0=0000。
图1由D触发器组成的4位移位寄存器。
首先，第一个二进制码“1”被输入到串行输入端DI。当移位脉冲CP的第一个上升沿到达时，触发器将它们各自的输入状态传输到输出端。因为从CP脉冲的上升沿到达到每个触发器的次级状态建立需要一个传输延迟时间，所以当CP脉冲的上升沿同时作用于每个触发器时，每个触发器输入的状态都没有改变。所以FF3根据Q2的原始状态触发，FF2根据Q1的原始状态触发，FF1根据Q0的原始状态触发，FF0根据串行输入D1的状态触发。因此，当CP的第一个上升沿到来时，每个触发器的状态变为Q3Q2Q1Q0=0001。
同样，第二个二进制数“1”被送到串行输入端D1，当CP的第二个上升沿到来时，每个触发器的状态变为Q3Q2Q1Q0=0011。以此类推，在第四个移位脉冲之后，四个二进制码被存储在四个触发器Q3Q2Q1Q0=1101的输入端中。
移位数据的登记如表1所示。移位寄存器的数据寄存也可以用波形图的形式表示，如图2所示。
图2是图1电路的波形图
从图6-5-3所示的波形图可以看出，经过4个CP脉冲后，串行输入的4位二进制码已经全部放入移位寄存器，这4个二进制码可以同时从4个触发器的输出端输出。如果连续增加四个CP脉冲，可以使用串行输入-并行输出和串行输出-串行输出。由于二进制码在移位脉冲的作用下在移位寄存器中依次右移，所以也叫右移移位寄存器。当移位寄存器的电路实现在移位脉冲的作用下，二进制码在移位寄存器中依次左移，称为左移寄存器。
为了扩展移位寄存器的功能，增加使用的灵活性，一些定型生产的移位寄存器集成电路增加了左移右移控制、并行数据输入、保持、异步置零(复位)等功能。图3示出了4位双向移位寄存器74LS194的逻辑电路和图形符号。
图3(a)逻辑图图3(b)图形符号
如图3所示，双向移位寄存器74LS194由四个RS触发器和一个输入控制电路组成。DIR是数据右移的串行输入端，DIL是数据左移的串行输入端，D0 ~ D3是数据的并行输入端，Q0 ~ Q3是数据的并行输出端，Q3也可以作为数据的串行输出端，CP是移位脉冲控制端的复位端，移位寄存器正常工作时置“1”，S0和S1是双向移位寄存器的工作状态控制端。
74LS194既可以实现串行输入，也可以实现并行输入；串行输出和并行输出均可实现。在串行注册模式下，既可以实现右移位注册，也可以实现左移位注册，并且可以保持数据不变。74LS194双向移位寄存器的这些工作状态由控制端S0和S1实现，如表1所示。表1称为74S194的逻辑菜单。
当S1=S0=0时，移位寄存器处于数据保持状态。此时，无论输入端和移位脉冲输入端发生什么变化，移位寄存器的每个输出端的状态都保持不变。
当S1=0且S0=1时，移位寄存器保持右移位寄存器状态。随着移位脉冲的到来，串行输入DIR向右移位的数据依次寄存在寄存器中，移位寄存器中的数据也依次向右移位。
当S1=1且S0=0时，移位寄存器处于左移位寄存器状态。随着移位脉冲的到来，左移后的串行输入端DIL的数据依次寄存在寄存器中，移位寄存器中的数据依次左移。
当S1=1且S0=1时，移位寄存器处于并行输入寄存状态。此时，串行输入端的数据不起作用。当移位脉冲CP到来时，寄存器将数据从并行输入端D0至D3并行输入到并行输出端Q0至Q3。
在示例1中，两个4位双向移位寄存器74LS194被连接以形成8位双向移位寄存器。
方案中涉及的8位双向移位寄存器需要寄存8位二进制数据，因此需要由两个4位双向移位寄存器74LS194组成。同时，8位双向移位寄存器应具备4位双向移位寄存器的所有逻辑功能，即能实现并行输入、左移位寄存器、右移位寄存器、数据保持和异步清零。
如图4所示，通过分析，两个4位双向移位寄存器的输入输出同时作为8位双向移位寄存器的输入输出。74LS194(I)的右移串行输入用作8位双向移位寄存器的右移串行输入，74LS194(I)的串行输出与74LS194(II)的右移串行输入相连。类似地，74LS194(II)的左移输入用作8位双向移位寄存器的左移串行输出，74LS194(II)的串行输出与74LS194(I)的左移串行输入相连。分别连接两个4位双向移位寄存器的移位脉冲输入端、清零端和工作状态输入端。这样，两个4位双向移位寄存器74LS19474LS194被连接以形成8位双向移位寄存器。
图4示例1的电路图
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